Rechnerstrukturen: Verhaltensbeschreibung und Entwurfsebenen Eine Einführung für Elektrotechniker und Informatiker

308 Pages·1987·15.253 MB·German

by  Professor Dr.-Ing. Klaus Lagemann (auth.)

Klaus Lagemann
Rechnerstrukturen
Verhaltensbeschreibung und Entwurfsebenen
Eine Einfuhrung fur Elektrotechniker und Informatiker
Mit 441 Abbildungen
Springer-Verlag Berlin Heidelberg New York
London Paris Tokyo 1987
Professor Dr.-Ing. Klaus Lagemann
FB Informatik
Universitat Hamburg
SchliiterstraBe 70
2000 Hamburg 13
ISBN 978-3-540-17618-3 ISBN 978-3-642-88060-5 (eBook)
DOl 10.1007/978-3-642-88060-5
CI P-Kurztitelaufnahme der Deutschen Bibliothek
Lagemann, Klaus:
Rechnerstrukturen: Verhaltensbeschreibung u. Entwurfsebenen;
e. Einf. fUr Elektrotechniker u.lnformatiker/Klaus Lagemann.
Berlin; Heidelberg; New York; London; Paris;Tokyo: Springer, 1987
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© Springer-Verlag Berlin Heidelberg 1987
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eigenen Arbeiten die vollstandigen Vorschriften oder Richtlinien in derjeweils gUltigen Fassung hin
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Benutzungshinweise
Neue Begriffe werden in f.:'urs/I,,':sdln/l hervor die Bi1der des Abschnills 5,1 die Nummern
gehoben, Sie sind auch im Stichwortverzeichnis 51.1, 51.2, '" , Tabellen werden a1s Bilder
mit Seitenangaben festgeha1ten. aufgefaJ3t und somit nichl gesondert numerierL
Abkurzungen und Formeln sind in einem geson G1eichungen, Definitionen, Salze und Beispie1e
derten Verzeichnis zusammengefa/3t. Dabei bi1den eine einzige Gruppe, und sie sind eben
wird nicht zwischen allgemein ub1ichen und falls abschnittsweise durchnumerierL So fo1-
speziell fUr dieses Buch eingefUhrten Formen gen zB, in Abschnitt 5,1 aufeinander: G1ei
unterschi eden, chungen (51,1), (51.2), (51,3), Satz 51 A,
Beispiel 51.5, Beispiel 51,6, Beispiel 51,7,
Die Literaturverweise sind fur jedes Kapile1 in
Gleichungen (51.8), (51.9), (51.1 0), DeL
sich durch1aufend numerierL
51, II, Satz 51,12, '" , Auf diese Weise lassen
Wegen der groJ3en Bildanzahl sind die Bilder sich im Text zitierte Verweise leicht bis zur
abschnittsweise durchnumerierL ZB, tragen Zie1stelle ruckverfo1gen,
Vorwort
Dieses Buch isL als EinfOhrung in das GebieL der - sowie auf jeder Ebene geeigneLe Rechner
Rechnerstrukturen gedachL, und es wend.eL sich programme als Hilfsmittel einseLzL (CAD;
zunachsL an InformaLiker und ElekLroLechniker, Computer Aided Oesign).
die am Beginn ihres SLudiums sLehen. DarUber
hinaus mag es aber auch eine Hilfe fOr SLu Es zeichnet sich ab, daB nierarcniscne 6liede
denten oder Absolventen sein, die sich im Rah rung und Einsatz I4Jn Recnnerprogrammen in
men eines Nebenfachstudiums, wegen berufii den EnLwicklungslaboratorien bald zur SelbsL
cher Anforderung oder einfach aus Neigung mit versLandlichkeit werden wird. Deshalb er
diesem Thema auseinanderseLzen wollen. scheinL es sinnvoll, diese beiden GesichLspunkte
bereits in einer "EinfUhrung in das GebieL der
Die Spannweite der Rechnerstrukturen von
RechnersLrukLuren" hinreichend herauszusLel
kompleLLen Rechnern einerseiLs bis hin zur
len.
Realisierung durch mikroelekLronische Bauele
menLe andererseiLs isL ziemlich groB. Ver Um einen Ansatz fOr eine nierarcniscne 6lie
gleichbare LiLeraLur bewalLigL die inhaltliche derung zu gewinnen, fOhrt KapiLell zunachst
FUlle oft enLweder durch Spezialisierung auf einige Nacnricntenebenen ein. Jede dieser Ebe
ein TeilLhema oder durch Komprimieren auf nen isL charakterisierL durch die Form der
Faktenvermittlung. Dieses Buch will dagegen Uber die Verbindungen ausgeLauschLen Nacn
vor all em die EntwurfSmetnoden in den Vor ricnten. Auf der hochsten Ebene, hier genannt
dergrund sLellen und dabei verdeutlichen, daB Hauptblockebene, erscheinen sie als komplexe
sich gewisse Ubergreifende Aspekte wie z.B. Gebilde, also z.B. als Programmtexte oder
die Begriffspaare Vernalten und Struktur oder Operandensiitze. In der nachst niederen Ebene,
Top-Oown und Bottom-Lip recht guL eignen, um in der Registertransrerebene, werden sie vor
die verschiedenen TeilLhemen nach einiger zugsweise z.B. als Biniirworier ausgetauscht.
maBen einheitlichen Leitlinien zu diskuLieren. Die Scnaltw-erkebene behandelt die Nachrichten
Dieses Buch ist eine EinrtJlJrung in dem Sinne, einfach als Folgen von Binarwerten 0 und 1.
Auf der Ebene der elektriscnen Scnaltungen
daB der Leser den Zusammenhang zwischen
au Bern sie sich durch Strom-.':;pannungs
Teilthemen begreifen und die EnLwurfsmetho
Bezienungen.
den prinzipiell richLig beurLeilen und einseLzen
kann. KonkreLe, in der Praxis unter KosLenkri Der Gedanke der Hierarchie lal3t sich formal
terien tatsachlich effizienLe EnLwurfsergeb betonen, indem jeder Nachriehtenebene ein
nisse erfordern allerdings etliches Zusatzwis eigenes Kapitel gewidmet sei. Um den Leser ein
sen. Der Leser some aber durch dieses Buch in wenig zu notigen, seine Gedanken aussehlieB
die Lage versetzt sein, sich selbstandig in der lich auf die jeweilige Ebene zu konzentrieren,
umfangreichen, z.T. hervorragenden vertiefen sind die Kapitel naeh dem Top-oown-Prinzip
den LiteraLur zurechtzufinden. angeordnet. Dies zwingt dazu, gewisse Rand
bedingungen dieser Ebene als vorgegeben hinzu
Eine RecnnerstruA:iur im Sinne dieses Buches
nehmen und nicht dauernd nach deren BegrUn
isL eine KomposiLion aus Funktionseinnelten
dung aus der nachst niederen Ebene zu schielen.
und gegenseitigen Verbindungen. Die moderne
Technologie der senr nocn integrierten Scnal Man beachte, daB diese strenge Trennung nach
tungen (VLSI; Ver:v Large Scale Integration) Ebenen vor all em methodisch begrUndet ist und
erlaubL derzeiL RechnersLrukLuren miL bereiLs der Obersicht oder FehlerfreiheiL beim Beherr
mehr als einer Million elekLronischer Kompo schen komplexer Strukturen dienen 5011. WeiLer
nenten auf einem kleinen HalbleiterkrisLall unLen folgen noch Hinweise, daB sieh aus in
plattchen (ClJip). Mikroelektronische SysLeme haltlicher Sieht eher eine Tendenz zum Vermi
aus derart vielen Komponenten lassen sich nur schen der Ebenen abzeichnet.
noch beherrschen, wenn ihr Entwickler
Trotz der Trennung verbleiben den Ebenen
- eine zweckmaBige HierarclJie I4Jn Ebenen aber auch einige - eher formale - Gemeinsam
unLerschiedlicher DeLaillierungsgrade ein keiten. So lal3t sieh z.B. sLeLs folgende Grund
fOhrL und konsequent beachLet, situation fesLstellen:
VII
Es gibt eine Menge elemenLarer Funk iert. Der einzelne konkrete Entwurfsvor
LionseinheiLen mit definiertem VerhalLen. gang kann sich dann auf bestimmte gerade
gUltige Bedingungen abstUlzen und sich so
1m Falle eines Entwurfsvorgangs fungiert eine
mit nach der Top-Down-tteLhodemit stren
NachrichLenebene speziell auch als EnLwurlS
ger Trennung der Entwurfsebenen abspielen.
ebene; pauschallaBt sich sagen:
Der 8ottom-Up-Einf7ujJ wirkt sich - im Ver
Das verlangte VerhalLen (einer zu entwer
gleich zu einem einzelnen Entwurfsvorgang -
fenden Rechnerstruktur) ist durch eine
zwar relativ langfristig aus; jedoch verandern
geeignete ::'""'LrukLur aus elemenLaren Funk
sich die technologischen Prozesse der Mikro
LionseinheiLen (dieser EnLwurrsebene) zu
elektronik immerhin so schnell. daB ein Ent
realisieren.
wickler die GUltigkeit der bisherigen Rand
Die Verfahren fOr solche Entwurfsvorgange bedingungen immer wieder UberprUfen konnen
unterscheiden sich in den Ebenen durchaus so11te. Deshalb befaBt sich dieses einfUhrende
erheblich. 1m allgemeinen sind sie auf den Buch mit tatsachlich allen Ebenen. insbesondere
niedrigeren Ebenen starker formalisiert und also auch mit der Ebene der elekLrischen
ausgefeilL wahrend auf den hoheren Ebenen ScnolLungen. (Um MiBverslandnissen vorzubeu
haufig intuitive oder auf Erfahrung gegrUndete gen. sei eingeflochlen. daB hier keine EinfUh
Entwurfsentscheidungen dominieren. rung in die Eleklrolechnik an sich versucht
wird. sondern daB lediglich die elekLrischen
.sobald die Entwurfsmethoden in Rechnerpro
Schaltungen - ausgehend von Verhaltensbe
gramme gefa/3t werden. stellen sich fUr die
schreibungen und ohne Erklarung des physi
Ebenen weitere Gemeinsamkeiten ein: So
kalischen Hintergrunds - zur Sprache kommen
mUssen z.B. Ausdrucksmittel zur LexLuellen sollen). Dabei zeigt sich. daB kein zwingender
Beschreibung von VelYlalLen und SLrukLuren AnlaB beslehl. Slrukturen aus eleklrischen
verfOgbar sein. Sie konnen grundsatzlich auf
Bauelemenlen formal wesentlich anders zu
allen Ebenen denselben Regeln folgen; dieses
behandeln als die Slrukturen der hoheren
Buch verwendet eine Notation. die sich an die
Nachrichlenebenen.
bekannte hohere Programmiersprache PASCAL
anlehnt. Da der Bottom-Up-Einf7ujJ seinen Ausgangs
punkt derzeit bei der Herstellungstechnologie
Die oben betonte. methodisch motivierle
der Mikroeleklronik hat. ist der lelzte und
hierarchische Gliederung darf nicht darUber gro/3te Abschnitl dieses Buches den inlegrier
hinwegtauschen. daB die Ebenen inhaltlich stark len Schaltungen gewidmet. Um die wesenl
verkoppelt sind. Z.B. sollen die Verbindungen
lichen und langerfristig gUltigen Prinzipien
auf der Ebene der elekLrischen SchalLungen herauszustellen. werden von den Herstellungs
moglichst kurz und kreuzungsarm sein; diese
prozessen nur die GrundzUge besprochen; der
Forderung la/3t sich auf den oberen Ebenen
inzwischen erreichte technologische Stand der
durch spezielle Arch/te/duren. z.B. durch Mikroeleklronik beruhl auf einer Vielzahl zu
systolische Arrays berUcksichtigen. Die me satzlicher ProzeBschritte. die sich im Rahmen
thodische Trennung und die inhaltliche Verkop
dieser EinfOhrung weder unterbringen noch
pelung der Ebenen lassen sich gedanklich etwa verstandlich begrUnden lassen. Damit der Leser
auf folgende Weise in Einklang bringen: die Ursache fOr den sUindig steigenden /nte
Durch Entwurfsvorgange (vieler Entwickler) grottonsgrod abschalzen kann. sei auch die
sammelt sich Erfahrung und Wissen darUber Wechselwirkung von Fenlermecnonismen sowie
an. welche Strukturen auf der untersten Wirtscnalllicnkeits- und KostemJberlegungen
diskutiert. Leider war ein an sich wUnschens
Ebene besonders gUnstig realisierbar sind.
Daraus ergeben sich Randbedingungen fOr werles. Ubergreifendes Kapitel Uber (.ompuLer
die nachst hohere Ebene. die sich als eine AIded Design (CAD) in diesem Buch nichl mehr
unterzubringen; der lelzte Abschnilt lieferl
Menge zulassi·ger elementarer Funktions
dazu aber wenigstens einen ausfUhrlichen
einneiten und En!f1lvrlSregeln auBern kon
Oberblick.
nen. Damit lassen sich auch fUr diese Ebene
wiederum gUnstige Strukturen finden und
Randbedingungen fOr die wiederum nachst AbschlieBend mochte ich mich beim Springer
hohere ableiten. Man kann sich also einen Verlag fUr die kooperative Zusammenarbeit und
Uber viele Entwurfsvorgange wirkenden fOr die zUgige Herstellung des Suches bedan
Bottom-Up-EinI7ujJ vorstellen. der fOr alle ken.
Ebenen die jeweils gUltigen elementaren
Funkttonseinneiten und Entwvrlsregeln kre- Hamburg. im FrUhjahr 1987 K. Lagemann
Formelzeichen, AbkOrzungen
Die Liste fUhrt Formelzeichen. MaJ3einheiten. Be D: Diffusionsgebiet (5.7)
nennungen oder AbkUrzungen auf. Die Angabe in d: Phasenverschiebung (5.2)
Klammern verweist auf Abschnitte mit niiheren Er dox: Oxiddicke (5.6)
lauterungen. Ein tiefgestelltes X steht stellver DBUS: Datenbus (3.1; 4.4)
tretend fUr irgendeinen Index. Die besonders oft DCTl: Direct coupled transistor logic (5.5; 5.7)
benutzten Indizes sind in Teil B notiert. Der Teil C DEC: Decodierer (3.1; 4.4)
listet Sonderzeichen sowie solche Begriffe auf. die DEMUX: Demultiplexer (3.1; 4.4)
mit Ziffern oder griechischen Buchstaben beginnen. DRC: Design rule check (5.7>
DTl: Dioden-Transistor-logik (5.5; 5.7)
A: Hauptbegriffe
E: Emi ttergebiet
A: Akkumulator (3.3) EBCDIC: Extended binary coded decimal inter
A: Ampere (MaJ3einheitJ (5.1 ) change code (1 .2)
A: Anode (5.4; 5.7> ECl: Emitter coupled logic (5.5; 5.7>
A. At, AN: KurzschluJ3stromverstarkung (5.5) EG: Eingabegeriit (2.1; 3.3)
EGW: Eingabewerk (3.3)
Axx: Zweitorkoeffizienten (5.3)
ElEC: Datentyp "elektrisch" (1.3)
AA: Anfangsadresse (4.5)
EQ: Equal (3.1; 4.4)
ABUS: AdreJ3bus (3.1; 4.4)
EPROM: Erasable PROM (4.4)
ADD: Addierer (3.1; 4.4)
ERC: Electrical rule check (5.7)
AG: Ausgabegeriit (2.1; 2.2; 3.3)
AGW: Ausgabewerk (3.3) F: Flag-Register (3.3)
ALU: Arithmetisch logische Einheit (3.1; 4.4) F: Farad (MaJ3einheiU (5.2)
alu: Zweistellige VerknUpfung (3.4) f: Fr equenz (5.2)
ASCII: American standard code for information f-I(O): O-Punkt-Menge (4.1)
interchange ( 1 .1 ) f-I( 0: l-Punkt-Menge (4.1)
ASIC: Application specified integrated circuit f-1(*): *-Punkt-Menge (4.1)
(4.4; 5.7) FE: Funktionseinheit (5.7>
B: Basisgebiet (5.7) FPlA: Field PlA (5.7)
B. Be. BL: Blindleitwert (5.2)
Bt• BN: KurzschluJ3stromverstiirkung (5.5) G. Gx:' leitwert (5.1 )
Bx: Bitleitung (4.4; 5.7> g. gx: Differentieller leitwert (5.5)
b(SN): Anzahl der UND-Glieder (4.1) GND: Ground (Bezugspotentiall (5.7)
GR: Greater (3.1; 4.4)
C: Modus "unmittelbare Adressierung" (3.3)
C: Takteingang (4.2) H: Henry (MaJ3einheit) (5.2)
c: 4-B it- Konstante H. W: Hauptschritt. Hauptzustand (3.4; 4.5)
C. Cx: Kapazitiit (5.2) hxx: Zweitorkoeffizienten (5.3)
CAD: Computer aided design (1.3; 5.7> HA: Halbaddierer (4.4)
CAM: Content addressable memory (4.4) HS: Hauptspeicher (2.1; 3.3)
CCD: Charge coupled device (2.2) Hz: Hertz (MaJ3einheit) (5.2)
cj: 4-Bit-Bedingung (3.4) I: Isolationsgebiet (5.7>
ClA: Carry look ahead (4.4) I: Modus "indirekte Adressierung" (3.4)
CMOS: Complementary MOS (5.6) I: Befehlsregister (instruction register)
CN: Nachfolgebedingung (3.4)
(3.3; 4.5)
COD: Codierer (4.4)
Ix: Teile yom Befehlsregister 1(3.4; 4.5)
CPU: Zentraleinheit (Central processing unit) I. Ix: Information (1 .1 )
(2.1 )
I. Ix: Strom (vorzugsweise: zeitunabhiingig)
cs: 16-Bit-Konstante (3.3)
(1.2;5.1)
c(SN): Anzahl der UND-Glied-Eingiinge (4.1) Strom (zeitlich veriinderlich) (5.2)
CY: Carry (3.1; 4.4)
Spitzenwert von i (5.2)
D: Modus "direkte Adressierung" (3.3) Stromquelle (5.1 )
IX
Is: Sperrstrom (5.4) pa: Programmadresse (3.4)
IBUS: Interner Bus (3.4) PAL: Programable array logic (4.4; 5.7)
1M: Imaginiiir (5.2) PC: Personal computer (2.2)
I2L: Integrated injection logic (5.5; 5.7) PG: Peripheres Geriiit (2.1 )
PI: Eingaberegister im Port (3.3)
J: Joule (Ma13einheit) (5.1)
p-MOS: p-Kanal-MOS (5.7)
j: Zeichen fUr r-T (5.2)
PLA: Programable logic array (4.4; 5.7)
K: Kathode (5.4; 5.7) PO: Parity odd (3.1; 4.4)
K: Kontaktloch (5.7) PO: Ausgaberegister im Port (3.3)
k: Boltzmann-Konstante (5.4) por: 4-Bit-Portadresse (3.4)
k, k': Anteilige Kosten (5.7) PR: Port read (3.3)
Kc: Chipkosten (5.7) PROM: Programable ROM (4.4; 5.7)
kc, kc: Anteilige Chipkosten (5.7) PW: Port write (3.3)
Kw: Scheibenkosten (5.7) q: Elementarladung (5.4)
kw, k;": Anteilige Scheibenkosten (5.7) Q: Ladung (5.2)
ka: Kurzadresse (3.4) Q: Menge der Biniiirwerte (4.1)
KV: Karnaugh-Veitch (4.1 ) Q": n-WOrfel (4.1)
L: Kanalliiinge (5.6) qua: 4-Bit-Anzahl (3.4)
L, Lx: Induktivitiiit (5.2) R, Rx: Register (3.4)
LE: Less (3.1; 4.4) r: Registerteil (3.4)
LED: Light emitting diode (5.4) R, Rx: Widerstand (1 .2)
LSI: Large Scale Integration (5.7) rx: Differentieller Widerstand (5.4)
LW: Leitwerk (2.1; 3.3)
RAM: Random access memory (4.4)
m: Modusteil (3.4) RBT: Registertyp auf Basis von SBT (3.1)
m: Ubersteuerungsfaktor (5.5) RCTL: Resistor coupled transistor logic (5.5)
M: Leiterbahn, Metall (5.7) RDT: Registertyp einschlie13lich "Don't Care"
mx: Minterm (4.1 ) (3.1)
Mx: Maxterm (4.1) RE: Real (5.2)
MA: Maske (3.1; 4.4) RHT: Registertyp einschlie13lich "unterbro
chen" (3.1)
MIMD: Multiple instruction multiple data (2.2)
mod: Modulofunktion (4.1) RK: Rechnerkern (2.1)
mode: Modifikationsteil (3.3) ROM: Read only memory (4.4; 5.7)
MOS: Metal oxide silicon (5.6) RT: Registertyp (1.3; 3.1)
MR: Memory read (3.3; 4.4) RW: Rechenwerk (2.1; 3.3)
MSI: Medium Scale Integration (5.7) RWM: Read write memory (4.4)
MUX: Multiplexer (3.1; 4.4) s: Registerteil (3.4)
MW: Memory write (3.1; 4.4) S: Siemens (Ma13einheit) (5.1)
Negativ leitend (5.7) S: Steilheit (5.6)
Stark negativ leitend (5.7) SA: Schaltalgebraischer Ausdruck (4.1)
n: Integrationsgrad, Komponenten pro Chip saO: O-Haftfehler (stuck at zero) (5.7)
(5.7) sal: 1-Haftfehler (stuck at one) (5.7)
nw: Komponenten pro Scheibe (wafer) (5.7) SBT: Schalttyp fUr Biniiirwerte (3.1)
SDT: Schalttyp mit "Don't care" (3.1)
N: Menge der natiir Ii chen Zah 1e n (4. 1)
N, Nx: Nachricht ( 1 . 1) SHT: Schalttyp mit "High" (3.1)
SIMD: Single instruction multiple data (2.2)
NM: Nachfolgemodus (3.4; 4.5)
SISD: Single instruction single data (2.2)
NMOS: n-Kanal-MOS (5.7)
SMA: Spezialmaske (3.4; 4.4)
oa: Operandenadresse im Hauptspeicher SN: Schaltnetz (4.1)
(3.3) SS: SteuerschriU (3.4)
ob: 4-Bit-Objekt (3.4) SSI: Small Scale Integration (5.7)
object: Objekt (3.3) ST: Schalttyp (1.3; 3.1 )
OCR: Optical character recognition (1.1) STW: Steuerwerk (3.3; 4.5)
opc: Operationscode (3.4)
T: Temporary register (3.3)
opcode: Operationsteil (3.3) T: Temperatur (absolut) (5.4)
oper: Operand (3.4)
T: Peri oden I iiinge (5.2)
opw: Operationswerk (4.5) Tl: Taktimpulsdauer (4.2)
OV: Overnow (3.1; 4.4) TO: Taktimpulspause (4.2)
P: Programmziiihier (3.3) t: Zeit (5.2)
P: Polysilizium (5.7) td, ts, teo tf: Transistorschaltzeiten (5.5)
p: Positiv leitend (5.7) TPZ: Taktpegelgesteuertes Zeitglied (4.2)
pO: Stark positiv leitend (5.7) TP2FZ: Pseudo-Zweinankengesteuertes Zeitglied
P, Px: Leistung (5.1) (4.2)
x
TRFZ: Taktruckfiankengesteuertes Zeitglied B: Indizes
(4.2)
TTL: Transistor-Transistor-Logik (5.5; 5.7) B: Basis (5.5)
TVFZ: Taktvorderfiankengesteuertes Zeitglied B: Bulk, Body (5.6)
(4.2) C: Steuerprozessor (1 .1 )
C: Kollektor (5.5)
TZ: Taktgesteuertes Zeitglied (4.2)
D: Diffusion (5.5)
TZS: Torzeitsteuerung (3.4; 4.5)
D: Drain (5.6)
T2FZ: Zweifiankengesteuertes Zeitglied (4.2)
E: Empfiinger (1.1)
U, U+: Unterschritt, Unterzustand (3.4; 4.5) E: Emitter (5.5)
U, Ux: Spannung (vorzugsweise: zeitunabhangig) G: Gate (5.6)
(1.2;5.1) 1: Invers (5.5)
u, ux: Spannung (zeillich veranderlich) (5.2) N. Normal (5.5)
G: Spitzenwert von u (5.2) P: Prozessor (1.1)
u: Mittelwert von u (5.2) Q: Operandenprozessor ( 1 .1 )
Uo: Batteriespannung (1 .2; 5.1 ) S: Sender (1.1)
Ucc: Versorgungsspannung CBipolarschaltun S. Sperren (5.5)
gen) (5.5) S. Source (5.6)
Versorgungsspannung (MOS-Schaltungen) t: Zeitpunkt (4.1)
(5.6) t-1: Vorangehender Zeitpunkt (4.1)
U.ff: Effektivwert von u (5.2) U: Ubersteuerung (5.5)
UINY: Logic inverter voltage (5.6) X: Eingang (5.5)
Up: Abschnurspannung (pinch off voltage) Y: Ausgang (5.5)
(5.6) 0: Spannungs-I StromQueile (1.2)
Temperaturspannung (5.4)
Schwellspannung (Threshold voltage)
(5.6) c:
Sonderzeichen, u.s.w.
ULA: Uncommitted logic array (5.7)
V: Nachfolge-Unterschritt (3.4; 4.5) A: UND-Symbol (4.1 )
V: Volt (MaBeinheit) (5.1 ) v: ODER-Symbol (4.1)
v: Zustandsvektor, Zustand (4.2) 61: Antivalenz-Symbol (4.1)
vx: Zustandsvariable (4.2) -. AQuivalenz-Symbol (4.1)
NICHT -Symbol (4.1)
Vi, Vp, vu: VersUirkung (5.5) A Vielfach-UND (4.1)
VA: Volladdierer (4.4) V
Vielfach-ODER (4.1)
VLSI: Very Large Scale Integration (5.7)
<xx .. ·xx>: Ei ngangsvek tor (4. 1)
W: Nachfolge-Unterschritt (3.4) <yx .. ·yx>: Ausgangsvektor (4.1)
W: Watt (MaBeinheit) (5.1 ) 0,1: Binarwerte (4.1)
W: Kanalbreite (5.6) *: Don't-Care-Wert (4.1)
W,Wx: Energie (5.1 ) 00: Nullfunktion (4.1)
Wx: Worlleitung (4.4; 5.7) D: Einsfunktion (4.1)
X: Modus "indizierte Adressierung" (3.4) cC Phasenwinkel (5.2)
s:
x: Eingangsvektor, Eingangszustand, Punkt Uberfuhrungsfunktion (4.2)
s:
(4.1; 4.2) Abklingkonstante (5.2)
xx: Eingangsvariable (4.1; 4.2) E, Eo: Dielektrizitatskonstante (5.6)
X, Xx: Eingangsnachricht (1 .1 ) >-: Ausgangsfunktion (4.2)
X, Xc' XL: Blindwiderstand (5.2) "t': Zeitkonstante (5.2)
"t': Zeitkonstante (5.6)
y: Ausgangsvek tor, Ausgangszustand (4.2) "t', "t' x: Verzogerung (4.2)
yX: Ausgangsvariable (4.1; 4.2) '1': Magnetischer FluB (5.2)
Y, Yx: Ausgangsnachricht (1 .1) '1': Phasenwinkel (5.2)
Y, Yx: Scheinleitwert (5.2) '1', '1'1, '1'2: Phasensignale (5.6)
YXX: Zweitorkoeffizienten (5.3) '1': Phasenwinkel (5.2)
YC: Chipausbeute (chip yield) (5.7) 0: Ohm (MaBeinheit) (5.1)
Y E: Komponentenausbeute (component yield) 0: KreisfreQuenz (5.2)
(5.7) w, wx: Kreisfrequenz (5.2)
z: Zustandsvektor, Zustand (4.2)
ZX: Zustandsvari ab Ie (4.2)
Z, ZX: Scheinwiderstand (5.2)
ZXX: Zweitorkoeffizienten (5.3)
Inhaltsverzeichnis
1. Nachrichtendarstellung und Nachrichtenebenen 1
1.1 Informationsverarbeitung
1.1.1 Weitergabe von Information durch Nachricht 2
1.1.2 Begriffe fOr digitale Nachrichten 3
1.1.3 Informationsverarbeitung mit einem Prozessor 5
1.1.4 Reale und virtuelle Prozessoren 6
1.1.5 Beispiel und Vertiefung 7
1.2 Binare Nachrichten 10
1.2.1 Technische Realisierbarkeit von Binarwerten 10
1.2.2 Dualzahlen und Hexa-Notation 12
1.2.3 Elementare Verarbeitung von Dualzahlen 13
1.2.4 Einige Binarcodes 14
1.3 Entwerfen auf verschiedenen Nachrichtenebenen 16
1.3.1 Nachrichtenebenen 16
1.3.2 Funktionseinheiten: Unterschied von Verhalten und Struktur 17
1.3.3 Analyse und Synthese; Entwurfsregeln im Wechselspiel von Top-Down 18
und Boltom-Up-Methode
1.3.4 Textuelle Verhaltens- und Strukturbeschreibungen 20
2. Die Hauptblockebene 24
2.1 Struktur und Verhalten eines Rechners insgesamt 25
2.1.1 Die Rechnerstruktur als reale Funktionseinheit 25
2.1.2 Virtue lies Verhalten von Rechnern 25
2.1.3 Anmerkungen zu anderen Konzepten 28
2.2 Hauptbl6cke als elementare Funktionseinheiten 28
2.2.1 Rechenwerk, Leitwerk, Hauptspeicher 29
2.2.2 Periphere Speicher 29
2.2.3 Eingabe- und Ausgabegerate 32
3. Die Registertransferebene 37
3.1 Textuelle Verhaltens- und Strukturbeschreibungen 37
3.1.1 Weitere Ausdrucksmittel 38
3.1.2 Elementare Funktionseinheiten ohne Speicherverhalten 39
3.1.3 Funktionseinheiten fOr den Tristate-BUS 41
3.1.4 Elementare Funktionseinheiten mit Speicherverhalten 42