Logischer Entwurf digitaler Systeme: 4

508 Pages·2006·6.552 MB·German

by  Hans Liebig

Hans Liebig
Logischer Entwurf digitaler Systeme
Hans Liebig
Logischer Entwurf
digitaler Systeme
4., bearbeitete und erweiterte Auflage
Mit381Abbildungen
123
ProfessorDr.-Ing.HansLiebig
TechnischeUniversitätBerlin
InstitutfürTechnischeInformatikundMikroelektronik
Franklinstraße28/29
10587Berlin
Deutschland
[email protected]
Die1.und2.AuflageerschienunterGiloi/Liebig:
LogischerEntwurfdigitalerSysteme,Berlin,Heidelberg,1973und1980
BibliografischeInformationderDeutschenBibliothek
Die Deutsche Bibliothek verzeichnet diese Publikation in der Deutschen Nationalbibliografie; detaillierte
bibliografischeDatensindimInternetüberhttp://dnb.ddb.deabrufbar.
ISBN-10 3-540-26026-9 4.Aufl.SpringerBerlinHeidelbergNewYork
ISBN-13 978-3-540-26026-4 4.Aufl.SpringerBerlinHeidelbergNewYork
ISBN 3-540-61062-6 3.Aufl.Springer-VerlagBerlinHeidelbergNewYork
DiesesWerkisturheberrechtlichgeschützt.DiedadurchbegründetenRechte,insbesonderediederÜberset-
zung, des Nachdrucks, des Vortrags, der Entnahme von Abbildungen und Tabellen, der Funksendung, der
MikroverfilmungoderderVervielfältigungaufanderenWegenundderSpeicherunginDatenverarbeitungs-
anlagen,bleiben,auchbeinurauszugsweiser Verwertung,vorbehalten.EineVervielfältigung diesesWerkes
odervonTeilendiesesWerkesistauchimEinzelfallnurindenGrenzendergesetzlichenBestimmungendes
UrheberrechtsgesetzesderBundesrepublikDeutschlandvom9.September1965inderjeweilsgeltendenFassung
zulässig.Sieistgrundsätzlichvergütungspflichtig.ZuwiderhandlungenunterliegendenStrafbestimmungendes
Urheberrechtsgesetzes.
SpringeristeinUnternehmenvonSpringerScience+BusinessMedia
springer.de
©Springer-VerlagBerlinHeidelberg1996und2006
PrintedinGermany
DieWiedergabevonGebrauchsnamen,Handelsnamen,Warenbezeichnungenusw.indiesemWerkberechtigt
auchohnebesondereKennzeichnungnichtzuderAnnahme,daßsolcheNamenimSinnederWarenzeichen-und
Markenschutz-Gesetzgebungalsfreizubetrachtenwärenunddahervonjedermannbenutztwerdendürften.
SollteindiesemWerkdirektoderindirektaufGesetze,VorschriftenoderRichtlinien(z.B.DIN,VDI,VDE)
Bezuggenommenoderausihnenzitiertwordensein,sokannderVerlagkeineGewährfürdieRichtigkeit,
VollständigkeitoderAktualitätübernehmen.Esempfiehltsich,gegebenenfallsfürdieeigenenArbeitendie
vollständigenVorschriftenoderRichtlinieninderjeweilsgültigenFassunghinzuziehen.
Satz:DigitaleDruckvorlagedesAutors
Herstellung:LE-TEXJelonek,Schmidt&VöcklerGbR,Leipzig
Umschlagentwurf:medionetAG,Berlin
GedrucktaufsäurefreiemPapier 7/3142/YL-543210
Vorwort
Dieses Buch behandelt ein Teilgebiet der Entwicklung digitaler Systeme, näm-
lich ihren logischen Entwurf (in Abgrenzung zu ihrem elektronischen/physika-
lischen Entwurf, d.h. der Auslegung der Transistorschaltungen und ihres Lay-
outs). Um die Umrisse des Buches zu verdeutlichen, soll an dieser Stelle – mehr
Einführung als Vorwort – dieses Teilgebiet in den Gesamtzusammenhang der
Entwicklung integrierter Schaltungen (ICs) eingeordnet werden.
Von der Aufgabenstellung zum IC. Jede Aufgabe, die auf einem Rechner pro-
grammiert werden kann, läßt sich – zumindest im Prinzip – auch als integrierte
Schaltung bauen und umgekehrt. Als fertiges, gewissermaßen eingekapseltes
Produkt (VLSI-Chip) unterscheiden sich beide Lösungen – nur ihre Geschwin-
digkeit bei der Abarbeitung der Aufgabenstellung in Rechnung gestellt – da-
durch, daß die Rechner-Lösung die „langsamste“ und die VLSI-Lösung die
„schnellste“ ist. Zwischen diesen durch die Geschwindigkeit geprägten Grenz-
fällen gibt es jedoch ein ganzes Bündel weiterer Lösungen. Sie entstehen als
Kompromiß unterschiedlicher Anforderungen, wobei Platzbedarf, Verlustlei-
stung, Stromversorgung, Änderungsfreundlichkeit, aber auch – mit am wichtig-
sten – Anforderungen an die Wirtschaftlichkeit, wie Entwicklungszeit, Stückzahl
und somit Herstellungskosten des Chips, zu berücksichtigen sind.
Die folgende Tabelle gibt einen Überblick über die Lösungsmöglichkeiten.
„Oben“steht dieTechnologie–sie zeigteinenAusschnitt ausderProduktpalette
der Halbleiterindustrie, geordnet nach abnehmender Verarbeitungsgeschwindig-
keit: in Spalte 1 für den sog. Voll-Kundenentwurf (full custom design – hier muß
der Entwurf des IC nach Kundenwunsch „voll“ durchgeführt werden), in den
Spalten 2 und 3 für den oft so bezeichneten Halb-Kundenentwurf (semi custom
design – hier ist der Entwurf für den Kunden schon „halb“ erledigt) und in den
Spalten 4 bis 6 für eine ganz andere Art von Entwurf: hier benutzt der Kunde ei-
nen fix und fertig produzierten Chip, in den er seine aus der Aufgabenstellung
entwickelte Schaltung oder gleich die Aufgabenstellung selbst als Algorithmus
„hinein“programmiert. – „Links“ steht der schrittweise zu durchlaufende Ent-
wurfsprozeß – angeordnet als eine Hierarchie von Entwurfsebenen, die bis zu ei-
ner für die Technologie charakteristischen Tiefe durchlaufen wird.
Die Entwurfsebenen. Die Tabelle ist durch den eingezeichneten Rahmen in drei
Gruppen eingeteilt: Auf derEbene der Systemarchitektur muß der Entwicklungs-
ingenieur die Funktionsweise für den IC innerhalb eines formalen Rahmens – als
Algorithmus oder Blockbild oder beides – „zu Papier“ bringen bzw. am besten
VI Vorwort
gleich „in den Computer“. Auf den eingerahmten Ebenen, der Registertransfer-
und der Logikschaltungsebene, muß er die Schaltungsstruktur des IC entwickeln,
auf den darunter liegenden Ebenen u.U. seinen physikalischen Aufbau, d.h. die
Elektronik und die Geometrie der Transistorschaltungen des IC.
In der Tabelle ist in jeder Spalte gekennzeichnet, was von der Halbleiterindustrie
als dem Chiphersteller bereits erbracht ist (durch √) bzw. was vom Kunden als
dem Chipentwickler noch zu erbringen ist (+); ein Schrägstrich bedeutet „teils
teils“. Wie man sieht, hat der Entwicklungsingenieur auf dem Weg „Von der
Aufgabenstellung zum IC“ für die einzelnen Produkte verschieden viel zu tun,
was sich – unter Einbeziehung der Stückzahl – unmittelbar in den Herstellungs-
kosten niederschlägt.
Full-custom-ICs
Standard-cell-ICs
Gate-array-ICs
Programmable Array-ICs
Programmable Logic-ICs
Programmable Processor-ICs
1 2 3 4 5 6
Systemarchitektur- + + + + + +
ebene
Registertransfer- + + + + + √
ebene
Logikschaltungs- + + + + √ √
ebene
Transistortechnik- + √ √ √ √ √ Das Buch
ebene
Layout-/Masken- + + +/√ √ √ √
ebene
Halbleiterprozeß- + + +/√ √ √ √
ebene
Die ICs. Die Industrieprodukte in den einzelnen Spalten bieten folgende Mög-
lichkeiten:
1. Full-custom-ICs. Das sind „voll“ entworfene, maßgefertigte ICs, vom Chip-
hersteller oder mit dessen Hilfe vom Kunden nach dessen Vorstellungen bis zum
letzten Detail über sämtliche Ebenen entwickelt (im Gegensatz zu den Semi-cus-
tom-ICs). Das Entwurfsziel ist ein optimiertes Transistor-Layout für den Chip,
mit höchster Leistungsfähigkeit, aber geringster Entwurfsautomatisierung und
dementsprechend höchster Entwicklungszeit.
2. Standard-cell-ICs. Das sind „halb“fertige ICs unterschiedlich komplexer, von
Spezialisten bis zum Layout entworfener, vorgefertigter Logikbaugruppen, sog.
Zellen. Der Entwurf des Chips mit diesen Zellen muß vom Kunden, ggf. mit
Herstellerunterstützung, vollständig durchgeführt sein, bevor seine Fertigung be-
Vorwort VII
ginnt. Das Entwurfsziel sind dementsprechend Logikschaltungen, die unter Zu-
hilfenahme von Entwurfssoftware auf die vorgegebenen Zellen abzubilden sind.
Das Layout der Zellen steht also fest, das Layout des Chips muß aber wie bei
maßgefertigten ICs über alle Maskenstufen erstellt werden.
3. Gate-array-ICs. Das sind vorfabrizierte ICs matrixartiger, mit Verdrahtungs-
kanälen versehener Felder von Transistoren oder Gatterteilen oder Gattern, mit
denen die Schaltungen entworfen werden müssen. Wegen des schon vor dem
Entwurf feststehenden Layouts ist eine Vorfertigung des Chips – gewissermaßen
auf Lager – möglich, wobei die Verdrahtung noch aussteht. Der Entwurf geht
ähnlich dem Standardzellen-Entwurf vonstatten. Das Entwurfsziel sind Logik-
schaltungen, die auf die vorgegebenen, hier nur als Software in Bibliotheken vor-
handenen Zellen abzubilden sind; für die Verdrahtung der Transistoren genügt
die Erstellung von wenigen Masken.
4. Programmable Array-ICs. Das sind fertig produzierte ICs mit bereits verdrah-
teten, matrixförmig strukturierten Transistorfeldern, deren Funktion z.B. durch
Abtrennung einzelner Transistoren programmiert wird (sog. CPLDs, complex
programmable logic devices). Vielfach enthalten diese auch Speicherglieder, so
daß sie mittels Rückkopplung universell als Schaltwerke einsetzbar sind. Das
Entwurfsziel sind hier die minimierten Logikfunktionen für den IC, um ihn we-
gen seiner geringeren Transistor-Packungsdichte gut ausnutzen zu können.
5. Programmable Logic-ICs. Das sind fertig produzierte ICs mit zahlreichen Fel-
dern universeller Schaltnetze und Schaltwerke, deren innere Struktur zu pro-
grammieren ist (sog. FPGAs, field programmable gate arrays). Das geschieht
über schaltbare Verbindungen, die aktiviert/deaktiviert werden oder die durch
Speicher gesteuert werden, in die die Verbindungsinformation eingeschrieben
wird. Die Komplexität und die Leistungsfähigkeit des entstehenden Systems ist
wegen des Overheads an Transistoren aufgrund der Vorauswahl an Schaltungs-
und Verbindungsstrukturen eingeschränkt. Das Entwurfsziel ist die Abbildung
des Registertransfers auf die vorgegebenen Logikblocks des IC.
6. Programmable Processor-ICs. Bekanntermaßen sind das vom Chiphersteller
maßgefertigte ICs kompletter Mikroprozessoren/-computer. Für diese ist natur-
gemäß vom Kunden überhaupt kein Logikentwurf mehr erforderlich bzw. mög-
lich. Stattdessen wird in den Programmspeicher des Computers – das kann ein
nur lesbarer Speicher sein (ROM) oder ein auch beschreibbarer Speicher sein
(RAM) – die Aufgabenstellung „nur noch“ in einer algorithmischen Sprache mit-
tels handelsüblicher, sehr leistungsfähiger Compiler „hinein“programmiert. Hier
ist die Komplexität und die Leistungsfähigkeit des Digital-Systems, bezogen auf
die zur Verfügung stehende Chipfläche, natürlich weiter eingeschränkt, und zwar
erheblich, aber andererseits für viele Anwendungen ausreichend. Das Entwurfs-
ziel ist also das Computerprogramm für den IC.
Zurück zu diesem Buch. Eingerahmt in der Tabelle ist der Bereich, der in die-
sem Buch ausführlich behandelt wird, nämlich Prinzipien, Methoden und Ent-
wurf auf den Ebenen des Registertransfers und der Logikschaltungen. Die dar-
VIII Vorwort
über liegende Ebene der Systemarchitektur wird lediglich gestreift (hinsichtlich
ihrer Ausdrucksmöglichkeiten). Die darunter liegende Ebene der Transistortech-
nik wird wiederum nur gestreift (hinsichtlich einiger elektrotechnischer
Aspekte). Die Ebenen zur Konstruktion des Layouts und zur Herstellung der
Masken für den Halbleiterprozeß liegen außerhalb des Buches.
Der eingerahmte Bereich der Tabelle zeigt weiter, daß der Logische Entwurf alle
Chipformen umfaßt, einschließlich des Logischen Entwurfs eines Rechnerchips
selbst. Auf diese Weise entsteht ein Kreis: Zur Verwirklichung der Aufgabenstel-
lung kann man sich entweder seinen Chip bauen oder – die Sinnfälligkeit dieses
Vorgehens mal außer acht gelassen – zuerst seinen Rechner als Chip bauen und
anschließend auf ihm die geforderte Aufgabe programmieren. Stattdessen läßt
sich aber ein solches „Silicon-Compiling“ für nicht zeitkritische Anwendungen
auch einfacher bewerkstelligen, nämlich dadurch, daß eine Palette unterschied-
lich leistungsfähiger Rechnerchips als eine Art Bibliothek bereitgestellt wird, auf
die das Programm für die Funktionsweise des Chips nur noch „hinunter“compi-
liert zu werden braucht. Und so wie ein Rechnerchip als full-custom-IC, kann er
umgekehrt auch in allen anderen Bauformen gebaut werden, eingeschlossen die
Programmierung des Rechnerchips auf einem Rechnerchip.
Wozu dieses Buch? Wie der Software-Entwickler zum Maschinenprogramm so
gelangt der Hardware-Ingenieur ebenfalls nur mit massiver Computerunterstüt-
zung zur Elektronikschaltung. Deutlich mehr als jener ist er interessiert am ge-
wonnenen Ergebnis seiner auf hohem Abstraktionsniveau formulierten Problem-
lösung. Ohne subtile Kenntnisse über das Wie und Was der Digitaltechnik mit ih-
rer ungeheuren Vielfalt an Möglichkeiten ist es unmöglich, auch effiziente For-
mulierungen für marktfähige Produkte niederzuschreiben, da die Formulierung
durchschlägt bis auf die Schaltung. Der Designer muß also wissen, was er will,
was ohne ein Buch dieser Thematik nicht möglich ist.
Ein weiteres Motiv dieses Buches ist, das Grundsätzliche an Logikschaltungen
und am Entwurf digitaler Systeme darzustellen. Es vermittelt also nicht nur, was
gerade „in“ ist, sondern was über den Tag hinausgeht und auch morgen gilt, auch
dann noch, wenn der Student die Universität verlassen hat und im Berufsleben
steht. Praxis kann die Industrie vermitteln. Theorie zu vermitteln, ist die Stärke
der Universität, und gerade diese versetzt den Industrie-Ingenieur in die Lage,
sich schnell den verschiedenen Anforderungen im Berufsleben anzupassen.
Für dieses Buch sind wesentliche Beiträge von Herrn Dr.-Ing. St. Thome verfaßt;
auch die beschriebene Fließbandtechnik geht auf ihn zurück. Die zahlreichen
Aufgaben dienen zur Übung bzw. als weitere Beispiele. Ein Stern weist aus, daß
die Lösung nicht angegeben ist, da sie zu umfangreich ist oder Simulationen ent-
hält. Herrn Dipl.-Inform. R. Herber und Herrn Dr.-Ing. M. Menge sei für Korrek-
turlesen und fachliche Hinweise gedankt. – Zum Buch existieren Simulations-
/Visualisierungsprogramme, die unter http://rosw.cs.tu-berlin.de/ „…noch von
Interesse“ oder www.springeronline.com/de/3-540-26026-9 zu finden sind.
Berlin-Charlottenburg, Mai 2005 Hans Liebig
Inhaltsverzeichnis
1 Boolesche Algebra, Automaten, Algorithmen 1
1.1 Aussagenlogik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1.1 Logische Grundverknüpfungen . . . . . . . . . . . . . . . . . . . 2
1.1.2 Logische Ausdrücke . . . . . . . . . . . . . . . . . . . . . . . . 9
1.1.3 Äquivalenz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
1.1.4 Implikation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.2 Boolesche Funktionen . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
1.2.1 Einfache Funktionen (Skalarfunktionen) . . . . . . . . . . . . . . 23
1.2.2 Systeme von Funktionen (Vektorfunktionen) . . . . . . . . . . . . 29
1.2.3 Kanonische Formen . . . . . . . . . . . . . . . . . . . . . . . . . 32
1.2.4 Konstruktion kanonischer Formen aus Tafeln . . . . . . . . . . . 42
1.3 Endliche Automaten, boolesche Algorithmen . . . . . . . . . . . . . . 51
1.3.1 Grundlegende Begriffe . . . . . . . . . . . . . . . . . . . . . . . 52
1.3.2 Automatenmodelle . . . . . . . . . . . . . . . . . . . . . . . . . 56
1.3.3 Darstellungsmittel . . . . . . . . . . . . . . . . . . . . . . . . . . 61
1.4 Kooperierende Automaten, parallele Algorithmen . . . . . . . . . . . . 69
1.4.1 Ereignis- versus taktgesteuerter Zustandsfortschaltung . . . . . . 70
1.4.2 Synchronisation von Prozessen . . . . . . . . . . . . . . . . . . . 78
1.5 Lösungen der Aufgaben . . . . . . . . . . . . . . . . . . . . . . . . . . 84
2 Schaltnetze,Schaltketten 98
2.1 Schaltungsstruktur und Funktionsweise . . . . . . . . . . . . . . . . . . 98
2.1.1 Schalter und Schalterkombinationen . . . . . . . . . . . . . . . 101
2.1.2 Durchschaltglieder . . . . . . . . . . . . . . . . . . . . . . . . 107
2.1.3 Verknüpfungsglieder . . . . . . . . . . . . . . . . . . . . . . . 114
2.1.4 Mehrstufige Logik . . . . . . . . . . . . . . . . . . . . . . . . 123
2.1.5 Rückgekoppelte Logik . . . . . . . . . . . . . . . . . . . . . . 133
2.2 Schaltnetze zur Datenverarbeitung . . . . . . . . . . . . . . . . . . . 138
2.2.1 Schaltketten für die Addition . . . . . . . . . . . . . . . . . . . 139
2.2.2 Arithmetisch-logische Einheiten . . . . . . . . . . . . . . . . . 143
2.2.3 Beschleunigung der Übertragsweiterleitung . . . . . . . . . . . 147
2.3 Schaltnetze zum Datentransport . . . . . . . . . . . . . . . . . . . . . 154
2.3.1 Multiplexer, Demultiplexer . . . . . . . . . . . . . . . . . . . . 155
2.3.2 Shifter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
2.3.3 Vernetzer, Busse . . . . . . . . . . . . . . . . . . . . . . . . . 162
X Inhaltsverzeichnis
2.4 Schaltnetze zur Datencodierung, -decodierung und -speicherung . . 167
2.4.1 Übersicht . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
2.4.2 Codierer, Decodierer . . . . . . . . . . . . . . . . . . . . . . . 170
2.4.3 Konfigurierbare/programmierbare Speicher . . . . . . . . . . 174
2.5 Lösungen der Aufgaben . . . . . . . . . . . . . . . . . . . . . . . . 182
3 Asynchron-Schaltwerke 198
3.1 Schaltungsstruktur und Funktionsweise . . . . . . . . . . . . . . . . 198
3.1.1 Eine typische Aufgabe: Asynchroner Datentransfer . . . . . . . 204
3.1.2 Interprozeß-Kommunikation . . . . . . . . . . . . . . . . . . . 207
3.1.3 Asynchroner Datentransfer: Pegelgraph . . . . . . . . . . . . . 214
3.2 Entwurf Teil 1: Vom Petri-/Graphennetz zur Flußtafel . . . . . . . . 215
3.2.1 Verfahren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
3.2.2 Eingangssignale wechselseitig abhängig . . . . . . . . . . . . 219
3.2.3 Eingangssignale voneinander unabhängig . . . . . . . . . . . . 222
3.2.4 Asynchroner Datentransfer: Flußtafel . . . . . . . . . . . . . . 228
3.3 Hazards in Schaltnetzen, hazardfreier Entwurf . . . . . . . . . . . . 229
3.3.1 Strukturelle Hazards . . . . . . . . . . . . . . . . . . . . . . . 230
3.3.2 Funktionelle Hazards . . . . . . . . . . . . . . . . . . . . . . . 232
3.3.3 Zwei Tests zur Feststellung von Hazards . . . . . . . . . . . . 234
3.4 Hazards in Schaltwerken, hazardfreier Entwurf . . . . . . . . . . . . 239
3.4.1 Strukturelle Hazards (static hazards) . . . . . . . . . . . . . . . 240
3.4.2 Funktionelle Hazards (essential hazards) . . . . . . . . . . . . 244
3.4.3 Konkurrente Hazards (critical races) . . . . . . . . . . . . . . . 248
3.5 Entwurf Teil 2: Von der Flußtafel zur Schaltung . . . . . . . . . . . 253
3.5.1 Verfahren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
3.5.2 Entwurfsbeispiele und -aufgaben . . . . . . . . . . . . . . . . 257
3.5.3 Determiniertheit/Indeterminiertheit . . . . . . . . . . . . . . . 265
3.5.4 Asynchroner Datentransfer: Schaltung . . . . . . . . . . . . . 266
3.6 Lösungen der Aufgaben . . . . . . . . . . . . . . . . . . . . . . . . 269
4 Synchron-Schaltwerke 285
4.1 Schaltungsstruktur und Funktionsweise . . . . . . . . . . . . . . . . 285
4.1.1 Eine typische Aufgabe: Synchroner Speicher . . . . . . . . . . 290
4.1.2 Takterzeugung . . . . . . . . . . . . . . . . . . . . . . . . . . 293
4.1.3 Getaktete Flipflops, Darstellung mit Taktsignalen . . . . . . . 295
4.1.4 Getaktete Flipflops, Abstraktion von Taktsignalen . . . . . . . 301
4.2 Schaltwerke zur Datenspeicherung . . . . . . . . . . . . . . . . . . . 309
4.2.1 Speicherung einzelner Bits: Flipflops . . . . . . . . . . . . . . 309
4.2.2 Speicherung binärer Datenwörter: Register . . . . . . . . . . . 311
4.2.3 Speicherung von Datensätzen: Speicher . . . . . . . . . . . . . 314
4.2.4 Speicher mit spezifischen Zugriffsarten . . . . . . . . . . . . . 322
4.3 Schaltwerke zur Datenverarbeitung:
Aufbau und Entwurf . . . . . . . . . . . . . . . . . . . . . . . . . . 330
Inhaltsverzeichnis XI
4.3.1 Zähler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
4.3.2 Synchroner Speicher: Entwurf des Zählers . . . . . . . . . . . . 341
4.3.3 Shiftregister und -werke . . . . . . . . . . . . . . . . . . . . . . 343
4.3.4 Logik-/Arithmetikwerke einschließlich Fließbandtechnik . . . . 346
4.4 Schaltwerke zur Programmsteuerung:
Aufbau und Entwurf . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
4.4.1 Elementare Steuerwerke . . . . . . . . . . . . . . . . . . . . . 353
4.4.2 Synchroner Speicher: Entwurf des Steuerwerks . . . . . . . . . 355
4.4.3 Hierarchisch gegliederte Steuerwerke . . . . . . . . . . . . . . 358
4.4.4 Parallele Steuerwerke einschließlich Fließbandtechnik . . . . . 364
4.5 Lösungen der Aufgaben . . . . . . . . . . . . . . . . . . . . . . . . . 368
5 Prozessoren, Spezialrechner, Universalrechner 387
5.1 Funktionsbeschreibung digitaler Systeme . . . . . . . . . . . . . . . . 387
5.1.1 Parallelität „im kleinen“ . . . . . . . . . . . . . . . . . . . . . . 389
5.1.2 Prozedurale Darstellung: Sprachen . . . . . . . . . . . . . . . . 393
5.1.3 Zeichnerische Darstellung: Graphen . . . . . . . . . . . . . . . 398
5.1.4 Matrixförmige Darstellung: Tabellen . . . . . . . . . . . . . . . 399
5.1.5 Parallelität „im großen“ . . . . . . . . . . . . . . . . . . . . . . 401
5.1.6 Strukturelle Darstellung: Blockbilder . . . . . . . . . . . . . . 404
5.2 Datenflußarchitekturen für spezielle Algorithmen . . . . . . . . . . . 406
5.2.1 Datenflußnetze . . . . . . . . . . . . . . . . . . . . . . . . . . 407
5.2.2 Additionsketten und -bäume zur Multiplikation . . . . . . . . . 410
5.2.3 Datenflußnetze für 2-Komplement-Arithmetik . . . . . . . . . . 417
5.2.4 Datenflußwerke . . . . . . . . . . . . . . . . . . . . . . . . . . 422
5.3 Programmfluß- bzw. Fließbandarchitekturen . . . . . . . . . . . . . . 429
5.3.1 Fließbandtechnik . . . . . . . . . . . . . . . . . . . . . . . . . 430
5.3.2 Application-Specific-Instruction-Prozessor,
Prozessoren mit n-Code-Instruktionen . . . . . . . . . . . . . . 433
5.3.3 Very-Long-Instruction-Prozessor,
Prozessoren mit n-Befehl-Instruktionen . . . . . . . . . . . . . 437
5.3.4 Reduced-Instruction-Set-Prozessor,
Prozessoren mit Ein-Befehl-Instruktionen . . . . . . . . . . . . 443
5.4 Aufbau und Funktionsweise von Universalrechnern . . . . . . . . . . 454
5.4.1 Akkumulator-Architektur . . . . . . . . . . . . . . . . . . . . . 458
5.4.2 Register/Speicher-Architektur . . . . . . . . . . . . . . . . . . 461
5.4.3 Lade/Speichere-Architektur . . . . . . . . . . . . . . . . . . . . 465
5.4.4 Very-Long-Instruction-Word-Architektur . . . . . . . . . . . . 469
5.5 Lösungen der Aufgaben . . . . . . . . . . . . . . . . . . . . . . . . . 475
Literatur 493